1.一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路，其特征在于整个电路包括前级忆阻D锁存器模块、异步忆阻置位复位模块和后级忆阻D锁存器模块，其中，前级忆阻D锁存器模块包括MOS管T1、T2、T3、T4和T5，忆阻器M1，电阻R1以及CMOS反相器N1和N2；后级忆阻D锁存器模块包括MOS管T6、T7、T8、T9和T10，忆阻器M2，电阻R2以及CMOS反相器N5和N6；异步忆阻置位复位模块包括忆阻器M3、M4、M5、M6、M7、M8和M9以及反相器N7和N8；用于时钟输入的CMOS反相器N3和N4；其中MOS管T2、T4、T5、T6、T8和T10为NMOS晶体管，T1、T3、T7和T9为PMOS晶体管，M1、M2、M3、M4、M5、M6、M7、M8和M9均为Biolek阈值型忆阻器；在前级忆阻D锁存器模块内，T1、T2、T3、T4和T5的栅极连接反相器N3的输出端和N4的输入端作为前级忆阻D锁存器模块的时钟输入口；T2的源极作为前级忆阻D锁存器模块的信号输入端也即整个边沿忆阻D触发器的输入端D，T2的漏极连接T1和T4的漏极；T1的源极连接直流电压V2；T4的源极连接电阻R1的一端、忆阻器M1的负端和反相器N1的输入端；T3的源极连接直流电压V1，漏极连接忆阻器M1的正端和T5的源极；T5的漏极连接反相器N1的输出端和反相器N2的输入端；电阻R1的另一端连接地；反相器N2的输出端作为前级忆阻器D锁存器模块的输出端Q1；在后级忆阻D锁存器模块内，T6、T7、T8、T9和T10的栅极连接反相器N4的输出端作为后级忆阻D锁存器模块的时钟输入口；MOS管T6的源极作为后级忆阻D锁存器模块的信号输入口连接前级忆阻D锁存器的输出端Q1(反相器N2的输出端)，T6的漏极连接T7和T8的漏极；MOS管T7的源极连接直流电压V3；MOS管T8的源极连接电阻R2的一端、忆阻器M2的负端和反相器N5的输入端；MOS管T9的源极连接直流电压V4，漏极连接忆阻器M2的正端和MOS管T10的源极；MOS管T10的漏极连接反相器N5的输出端和反相器N6的输入端；电阻R2的另一端连接地；反相器N6的输出端作为后级忆阻D锁存器模块的信号输出端Q2；异步忆阻置位复位模块其连接为：反相器N7的输入端与忆阻器M3的正端连接在一起作为置位信号S的输入端，N7的输出端连接忆阻器M5的正端；反相器N8的输入端作为复位信号R的输入端，N8的输出端连接忆阻器M6和M4的正端；忆阻器M7的正端连接后级忆阻D锁存器模块的输出端Q2(反相器N6的输出端)；忆阻器M3和M4的负端连接连接忆阻器M8的负端；忆阻器M5、M6和M6的负端连接连接忆阻器M9的负端；忆阻器M8和M9的负端连接作为整个边沿忆阻D触发器最终输出端Q。

2.根据权利要求1所述的带异步置位复位的CMOS混合型边沿忆阻D触发器电路，其特征在于，在前级忆阻D锁存器模块中，T1、T2、T3、T4和T5的栅极连接反相器N3的输出端和N4的输入端作为前级忆阻D锁存器模块的时钟输入口；T2的源极作为前级忆阻D锁存器模块的信号输入端也即整个边沿忆阻D触发器的输入端D，T2的漏极连接T1和T4的漏极；T1的源极连接直流电压V2；T4的源极连接电阻R1的一端、忆阻器M1的负端和反相器N1的输入端；T3的源极连接直流电压V1，漏极连接忆阻器M1的正端和T5的源极；T5的漏极连接反相器N1的输出端和反相器N2的输入端；电阻R1的另一端连接地；反相器N2的输出端作为前级忆阻器D锁存器模块的输出端Q1。

3.根据权利要求2所述的带异步置位复位的CMOS混合型边沿忆阻D触发器电路，其特征在于，异步忆阻置位复位模块作为D触发器的外加电路，其连接为：反相器N7的输入端作为置位信号S的输入端，N7输出端连接忆阻器M5的正端；反相器N8的输入端作为复位信号R的输入端，输出端连接忆阻器M6和M4的正端；忆阻器M3的正端连接置位信号S；忆阻器M7的正端连接后级忆阻D锁存器模块的输出端Q2(反相器N6的输出端)；忆阻器M3和M4的负端连接连接忆阻器M8的负端；忆阻器M5、M6和M6的负端连接连接忆阻器M9的负端；忆阻器M8和M9的负端连接作为整个边沿忆阻D触发器最终输出端Q。

4.根据权利要求2所述的带异步置位复位的CMOS混合型边沿忆阻D触发器电路，其特征在于，在后级忆阻D锁存器模块中，T6、T7、T8、T9和T10的栅极连接反相器N4的输出端作为后级忆阻D锁存器模块的时钟输入口；MOS管T6的源极作为后级忆阻D锁存器模块的信号输入口连接前级忆阻D锁存器的输出端Q1(反相器N2的输出端)，T6的漏极连接T7和T8的漏极；MOS管T7的源极连接直流电压V3；MOS管T8的源极连接电阻R2的一端、忆阻器M2的负端和反相器N5的输入端；MOS管T9的源极连接直流电压V4，漏极连接忆阻器M2的正端和MOS管T10的源极；MOS管T10的漏极连接反相器N5的输出端和反相器N6的输入端；电阻R2的另一端连接地；反相器N6的输出端作为后级忆阻D锁存器模块的信号输出端Q2。

5.根据权利要求2所述的带异步置位复位的CMOS混合型边沿忆阻D触发器电路，其特征在于，电阻R1的阻值需远远大于忆阻器M1设定的最大阻值且远远小于设定的最小阻值；电阻R2的阻值需远远大于忆阻器M2设定的最大阻值且远远小于设定的最小阻值。

6.根据权利要求2所述的带异步置位复位的CMOS混合型边沿忆阻D触发器电路，其特征在于，电压V1、V2、V3和V4为直流电压，V2和V3是高电平，直流电压V1和V4的电压大小小于忆阻器所设定的阈值电压。

7.根据权利要求2所述的带异步置位复位的CMOS混合型边沿忆阻D触发器电路，置位端S和复位端R的不能同时为1。