1.栅压自举开关，其特征在于，包括第一电容(C1)和多个MOS管，所述MOS管包括第一PMOS管(M1)、第一NMOS管(M2)、第二NMOS管(M3)、第二PMOS管(M4)、第三PMOS管(M5)、第三NMOS管(M6)、第四NMOS管(M7)、第五NMOS管(M8)、第六NMOS管(M9)、自举开关(SW)和衬底开关，所述第一PMOS管(M1)、第二PMOS管(M4)的源极均连接工作电压VDD,所述第一PMOS管(M1)的漏极连接第一NMOS管(M2)的漏极，所述第一PMOS管(M1)与第一NMOS管(M2)的栅极均连接第一时钟信号CLK,所述第一NMOS管(M2)的源极连接第二NMOS管(M3)的漏极，所述第二NMOS管(M3)的栅极连接第二时钟信号CLK-，所述第二时钟信号CLK-是第一时钟信号CLK的反相信号，所述第二NMOS管(M3)的源极接地；

所述第二PMOS管(M4)的漏极接第一电容(C1)的上极板，所述第一电容(C1)的下极板与第一NMOS管(M2)的源极连接，所述第二PMOS管(M4)的栅极连接第四NMOS管(M7)的漏极，所述第四NMOS管(M7)的栅极连接工作电压VDD，所述第四NMOS管(M7)的源极连接第五NMOS管(M8)的漏极，所述第五NMOS管(M8)的源极接地，所述第五NMOS管(M8)的栅极接第二时钟信号CLK-；

所述第二PMOS管(M4)的漏极还与第三PMOS管(M5)的源极连接，所述第三PMOS管(M5)的漏极连接第四NMOS管(M7)的漏极，所述第三PMOS管(M5)的栅极连接第一PMOS管(M1)的漏极，所述第三PMOS管(M5)的栅极连接第三NMOS管(M6)的漏极；

所述第三NMOS管(M6)的源极与第一NMOS管(M2)的源极连接，所述第三NMOS管(M6)的栅极与第六NMOS管(M9)的栅极连接；

所述第六NMOS管(M9)的栅极还连接第四NMOS管(M7)的漏极，所述第六NMOS管(M9)的源极连接第三NMOS管(M6)的源极，所述第六NMOS管(M9)的漏极连接自举开关(SW)的源极；

所述自举开关(SW)的源极连接输入电压Vin，所述自举开关(SW)的漏极连接电源输出VOUT，所述自举开关(SW)的栅极连接第六NMOS管(M9)的栅极；

所述自举开关(SW)的栅极上连接有衬底开关，所述衬底开关包括第七NMOS管(M10)和第八NMOS管(M11)，所述自举开关(SW)的栅极连接第八NMOS管(M11)的栅极，所述自举开关(SW)的衬底连接第八NMOS管(M11)的源极，所述第八NMOS管(M11)的漏极连接自举开关(SW)的源极，所述第八NMOS管(M11)的源极连接第七NMOS管(M10)的漏极；

所述第七NMOS管(M10)的栅极连接第二时钟信号CLK-，所述第七NMOS管(M10)的源极接地。

2.根据权利要求1所述的栅压自举开关，其特征在于，当所述第一时钟信号CLK为高电平时，所述CMOS栅压自举开关电路处于采样阶段，所述第一NMOS管(M2)导通，所述第三PMOS管(M5)栅极接地，从而使得所述第三PMOS管(M5)导通，抬高所述第三NMOS管(M6)、第六NMOS管(M9)、第八NMOS管(M11)和自举开关(SW)的栅压，所述第二NMOS管(M3)和第二PMOS管(M4)截止，所述第六NMOS管(M9)导通，所述采样开关(SW)闭合，所述第八NMOS管(M11)导通，所述第一电容(C1)连接到自举开关(SW)的栅源极，由于所述第一电容(C1)中存储的总电荷不变，所述自举开关(SW)的栅级电压抬高至VDD+Vin，所述自举开关(SW)的栅源极电压是VDD。

3.根据权利要求2所述的栅压自举开关，其特征在于，当所述第一时钟信号CLK为低电平时，所述CMOS栅压自举开关电路处于保持阶段，所述第一PMOS管(M1)、第二NMOS管(M3)和第二PMOS管(M4)导通，所述第三PMOS管(M5)栅极接工作电压VDD，所述第三PMOS管(M5)截止，所述第六NMOS管(M9)截止，所述采样开关(SW)断开，通过所述第二NMOS管(M3)和第二PMOS管(M4)给第一电容(C1)充电至工作电压VDD，所述第一电容(C1)的电容值为F,则所述第一电容(C1)中存储了F*VDD的电量，由于所述第三PMOS管(M5)截止，所述第一电容(C1)和采样开关(SW)分离，所述采样开关(SW)的源极通过所述第二NMOS管(M3)接地、栅极通过第四NMOS管(M7)和第五NMOS管(M8)接地，从而放电。