1.一种优化设计传感器读出电路的转换时间的系统，其特征在于；具有控制逻辑模块、可变增益放大器（PGA）、调制器模块（SDM）、数字滤波器（Filter）；控制逻辑模块用于接收系统发出Start信号；制逻辑模块分别与可变增益放大器（PGA）、调制器模块（SDM）、数字滤波器（Filter）连接，并对其发出信号；

当系统需要得到传感器输出信号的具体值时，系统发出Start信号，Start信号控制Ctrl Logic模块产生CK1、CK2和CK3信号，其中CK1控制可变增益放大器（PGA）完成失调以及低频噪声处理、以及放大微弱的Vs信号得到放大版的Vsh信号；CK2控制Sigma deltaModulator（SDM）采样并转换输入的模拟信号为数字信号Qpwm；CK3控制滤波器对Qpwm进行降采样处理和位宽拓展，得到最终的Data数据，Data就是Sensor输出信号的数字化表征；

本系统中CK3的频率为CK2的Xr倍，同样利用时钟的下沿去采集Qpwm；由于CK3比CK2频率更高，那么Filter比传统读出电路更短的时间完成建立得到最终的数据；而且Filter都是在数字域实现，得益于其比模拟模块更低的电源电压和更简单的设计，频率增加引起的功耗的增加远远比在模拟域增加采样频率引起的功耗增加小得多；如果CK3的频率比CK2大一倍，Filter即可缩短一倍。