1.一种高速LVDS接口ADC数据与时钟同步的方法，其特征在于，包括以下步骤：

步骤S1：ADC输入高低电平随机跳变信号；

步骤S2：FPGA内部核心控制算法单元对输入的并行信号线的高位数据进行多周期垂直比对，使输入信号获得相应延时调整，并产生中断信号；其中，高位数据和低位数据组成完整输入的并行信号；

步骤S3：ADC输入确定正弦波信号；

步骤S4：FPGA内部核心控制算法单元对输入信号进行快速傅里叶变换后求得信噪比，通过信噪比来确定低位数据最优输入延时。

2.根据权利要求1所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，还包括：

步骤S5：可对临近有效位进行上述S4步骤操作，以获得最优输入延时。

3.根据权利要求1或2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，该方法运用于采样率在1GHZ以上的ADC芯片；采用FPGA芯片应集成输入延时调整单元；且并行数据之间的到达时差小于输入延时调整单元可调节范围的一半。

4.根据权利要求1或2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，步骤S1中，高低电平随机跳变信号是指ADC输入的所有并行数据为全0或者全1，且全0和全1的出现不存在规律性。

5.根据权利要求4所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，ADC输入的信号在满量程和0之间随机切换。

6.根据权利要求1或2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，步骤S3中，确定正弦波信号的频率、相位已知，其中频率应不小于ADC采样率的二十分之一，且该正弦波的幅值不得小于ADC允许输入最大值的二分之一。

7.根据权利要求1或2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，FPGA内部核心算法控制单元通过RTL逻辑接口来控制FPGA芯片中集成的输入延时调整单元；该控制单元将输入信号分成高位和低位两部分进行延时调整，分别使用高低电平随机跳变信号和确定正弦波信号，并依据信号不同使用多周期垂直比对法和信噪比比较法进行延时调整。

8.根据权利要求2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，在步骤S5中，FPGA内部核心算法控制单元对输入信号有效位附近数据线的延时进行优化调整。

9.根据权利要求1或2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，FPGA内部核心算法控制单元对高位信号进行多周期垂直比对法，具体如下：设ADC的分辨率为N，数据位从最高位到最低位依次表示为L(N)，L(N-1)，……，L(1)，ADC的有效分辨率为X，ADC的高位定义为L(n)(n>N-X)，低位定义为L(n)(n

输入高低电平随机跳变信号；首先将L(N)的输入延时调整为0，从最低到最高依次调整L(N-1)的输入延时，在每个延时情况下采集1万次数据，记录L(N)与L(N-1)的值不相等的次数M(N-1)，当M(N-1)小于100时认为相位对齐，记录满足相位对齐时TL(N-1)的最大值和最小值，取中间值E(N-1)作为L(N-1)的临时最佳延时值；如若对L(N-1)进行上述操作以后没有满足M(N-1)小于100的TL(N-1)，则说明L(N)在源同步时钟域不满足建立时间或保持时间,或者L(N)的相位提前于L(N-1)，因此需要对L(N)的输入延时进行调整：从最低到最高依次调整L(N)的输入延时，在每个TL(N)的情况下，重复上述L(N-1)的延时调整步骤，直至出现有3次以上的TL(N-1)与之对应的M(N-1)小于100的情况出现，这时的TL(N)即为L(N)的临时最佳延时E(N)，取TL(N-1)的中间值E(N-1)作为L(N-1)的临时最佳延时值；对L(N-2)进行多周期垂直比对时，从最低到最高依次调整L(N-2)的输入延时，每个延时采集1万次数据，记录L(N)，L(N-1),L(N-2)的值不相等的M(N-2)，当M(M-2)小于100时默认为相位对齐，记录相位对齐时延时的最大值和最小值，取中间值E(N-2)作为L(N-2)的临时最佳延时值；如若对L(N-2)所有延时操作以后没有满足M(N-2)小于100次的TL(N-2)，则说明已经同步的L(N)和L(N-1)的相位提前于L(N-2)，则需要对上述L(N-2)调整方法进行优化：方法是对E(N)和E(N-1)不断增加一个步长调整，直至某一位的延时值取到最大，在此之间，从最低到最高依次调整L(N-2)的输入延时，每个延时采集1万次数据，记录L(N)，L(N-1),L(N-2)的值不相等的M(N-2)，直至出现有3次以上的TL(N-2)与之对应的M(N-2)小于100的情况出现，这时的TL(N)和T(N-1)即为L(N)和L(N-1)的临时最佳延时E(N)和E(N-1)，取TL(N-2)的中间值E(N-2)作为L(N-2)的临时最佳延时值；同样的，L(N-3),L(N-4)的调整步骤同上L(N-2)一致，直至调整到L(N-X)。

10.根据权利要求1或2所述的高速LVDS接口ADC数据与时钟同步的方法，其特征在于，FPGA内部核心算法控制单元对低位信号进行的信噪比比较法，ADC输出数据的高位已经完成了多周期垂直比对法后，首先对经过多周期垂直比对法调整以后的高位临时最佳延时E(n)(n取N、N-1、……、N-X)做加一步长操作，直至某一位到达最大延时值，在每次加一步长的情况下，从最低到最高依次调整L(N-X-1)的输入延时，在每个延时情况下采集8192个数据并对该数据做8192点的快速傅里叶变换，通过快速傅里叶变换结果求得每个TL(N-X-1)情况下的信噪比，比较所有情况下信噪比取最大值时的TL(N-X-1)作为L(N-X-1)的该高位延时情况下的最佳E(N-X-1)，取所有高位TL(n)(n取N、N-1、……、N-X)作为该位的临时最佳延时值E(n)(n取N、N-1、……、X)；同样的，对于L(N-X-2),L(N-X-3)，……，L(1),重复上述操作即可。