1.一种应用于称重数据采集系统的时钟同步系统，其特征在于，包括：

主控板，具有信号生成电路，所述信号生成电路用于生成时钟信号CLK和时钟同步信号SYNC；

数据采集从板，具有信号接收电路，所述信号接收电路用于接收所述时钟信号CLK和所述时钟同步信号SYNC，并根据所述时钟信号CLK和所述时钟同步信号SYNC采集称重数据；

背板，用于承载所述主控板和所述数据采集从板，且所述背板上设置有单总线BUS，所述主控板和所述数据采集从板通过所述单总线BUS传输所述时钟信号CLK和所述时钟同步信号SYNC。

2.如权利要求1所述的应用于称重数据采集系统的时钟同步系统，其特征在于，所述主控板通过同一第一IO口驱动所述时钟信号CLK和所述时钟同步信号SYNC，所述数据采集从板通过同一第二IO口接收所述时钟信号CLK和所述时钟同步信号SYNC。

3.如权利要求1所述的应用于称重数据采集系统的时钟同步系统，其特征在于，所述主控板通过所述单总线BUS同步控制多块所述数据采集从板的时钟信号CLK和时钟同步信号SYNC的输入。

4.如权利要求1所述的应用于称重数据采集系统的时钟同步系统，其特征在于，所述时钟信号CLK占空比范围为[20％，50％]，所述时钟同步信号SYNC的高电平持续时间大于或等于2倍的所述时钟信号CLK的高电平持续时间。

5.如权利要求2所述的一种应用于称重数据采集系统的时钟同步系统，其特征在于，所述主控板还包含驱动电路，通过所述驱动电路为所述第一IO口提供驱动电压，以提高所述第一IO口的驱动能力。

6.如权利要求1至4中任一项所述的应用于称重数据采集系统的时钟同步系统，其特征在于，所述主控板与所述数据采集从板还包含时钟计数电路，所述时钟计数电路输出计数值用于给采集到的称重数据打时间戳。

7.如权利要求6所述的应用于称重数据采集系统的时钟同步系统，其特征在于，所述信号生成电路、所述信号接收电路和所述时钟计数电路均由所属板卡上的FPGA芯片内部逻辑资源实现。