1.一种用于静态霍夫曼表生成的全并行频数生成电路结构，其特征在于，包括257个Cell子模块：Cell_0子模块、Cell_1子模块、…、Cell_256子模块，以及信号发生模块；每个Cell子模块存储有符号值SYMBOL和该符号值对应的频数值FREQ；输入字符的值的范围为0-

255，Cell_256子模块用于提供取反码点；各Cell子模块接收信号Input_symbol，当前子模块的输出信号Freq_out与Symbol_out接入下一级子模块，分别作为下一级子模块的输入的控制信号Freq_Right和Symbol_Right；下一级子模块根据输入的控制信号决定自身存储的符号值SYMBOL和频数值FREQ是否发生变化；被输入新的一个字符后，该子模块存储的对应的符号频数值FREQ发生改变，从而更新该子模块的控制信号Symbol_EN，Freq_New 和Symbol_Set；信号Symbol_EN通过所述信号发生模块更新信号Shift_EN的值来选定需要更新的子模块，选定完成后，通过信号Freq_New 和Symbol_Set来实现对各个模块的更新。

2.一种采用权利要求1所述的电路结构进行的全并行频数生成方法，其特征在于，每个Cell子模块包含置位Freq_New、保持Freq_0和移位Freq_Right三种更新方式，更新方式的选择由输入的控制信号shift_EN、Min_EN、SORT；Freq_Right、Freq_New、Freq _0的大小关系，以及Symbol_Set、Symbol_0、Symbol_ Right的大小关系来选择；shift_EN控制子模块数据的更新；若shift_EN为1，表示该子模块需要更新，若为0，则该子模块的值保持不变；Min_EN为1表示该模块符号最小，则将其频数置零，符号置为左边子模块的符号；当SORT为1，shift_EN为1，Min_EN为0时，则根据Freq_Right、Freq_New、Freq_0的关系来判断。

3.根据权利要求2所述的全并行频数生成方法，其特征在于，所述判断的过程如下：

步骤1：若Freq_Right等于Freq_New，需要将符号值SYMBOL大的放在右边；即若Symbol_ Right大于等于Symbol_Set，则将该子模块符号和频数都置位为左边子模块的值；若Symbol_0大于Symbol_Set或者Freq _0不等于Freq_Right，则将该子模块符号和频数都置位；若都不满足，则符号和频数值都保持不变；若Freq_Right不等于Freq_New，则进入步骤

2；

步骤2：若Freq_New等于Freq _0，则将符号值SYMBOL大的放在右边；即若Symbol_0大于Symbol_Set，则将该子模块符号和频数都置位，否则保持不变；若Freq_New不等于Freq _0，则进入步骤3；

步骤3：若Freq_New大于Freq_Right，则将该子模块的符号和频数都置为左边子模块的值；否则进入步骤4；

步骤4.若Freq_New大于Freq _0，则将该子模块的符号和频数置位，否则进入步骤5；

步骤5：若以上条件都不满足，则该子模块里的值保持不变。

4.根据权利要求3所述的全并行频数生成方法，其特征在于，还包括代表新统计的字符的输入信号Input_symbol，其与子模块中的寄存器Symbol_0作对比，若Input_symbol与Symbol_0相等，则使能信号Symbol_EN变为1。

5.根据权利要求3所述的全并行频数生成方法，其特征在于，还包括能够判断当前子模块的频数值FREQ是否为0的输出信号Z_EN，用于在主电路中寻找两个非零的且频数最小符号，并在第二阶段中使用。