1.一种用在PLL中的频率检测与跟踪加速电路，其特征在于，包括：信号输入模块，包括用于输入上升信号的up输入端、用于输入下降信号的down输入端、异或门，所述up输入端、所述down输入端分别与所述异或门的输入端相连；

时钟产生模块，包括用于获取采样信号的clk_fb输入端、用于获取使能的en连接端、三路输入与门，所述clk_fb输入端、所述en连接端分别与所述三路输入与门的第一输入端、第二输入端相连；

第一取样模块，包括第一延迟链delay chain1、第一D触发器单元，所述第一延迟链delay chain1的输入端与所述三路输入与门的输出端相连，所述第一延迟链delay chain1的输出端与所述第一D触发器单元的ck端相连，所述第一D触发器单元的D端与所述异或门的输出端相连，所述第一D触发器单元的rb端与所述en连接端相连；

第二取样模块，包括第二延迟链delay chain2、第二D触发器单元，所述第二延迟链delay chain2的输入端与所述三路输入与门的输出端相连，所述第二延迟链delay chain2的输出端与所述第二D触发器单元的D端相连，所述第二D触发器单元的ck端与所述三路输入与门的输出端相连，所述第二D触发器单元的sb端与所述en连接端相连；

比较模块，所述第一D触发器单元的Q端、所述第二D触发器单元的Q端分别与所述比较模块的输入端相连；

供电输出模块，包括供电输出端ACC、供电判断两路输入与门，所述供电判断两路输入与门的第一输入端与所述比较模块的输出端相连，所述供电判断两路输入与门的第二输入端与所述en连接端相连，所述供电判断两路输入与门的输出端与所述供电输出端ACC相连；

锁定模块，包括锁定信号输出端lock、锁定判断非门，所述锁定判断非门的输入端与所述比较模块的输出端、所述en连接端相连，所述锁定判断非门的输出端与所述锁定信号输出端lock相连。

2.根据权利要求1所述的一种用在PLL中的频率检测与跟踪加速电路，其特征在于，所述比较模块包括第一非门、第二非门、第三非门、第四非门、锁定判断两路输入与门、第三D触发器、第四D触发器；

所述第一非门的输入端与所述第一D触发器单元的Q端相连，所述第一非门的输出端与所述第三D触发器的D端相连；

所述第二非门的输入端与所述第二D触发器单元的Q端相连，所述第二非门的输出端与所述锁定判断两路输入与门的第一输入端相连，所述锁定判断两路输入与门的第二输入端与所述第一D触发器单元的Q端相连；

所述第三非门的输入端与所述三路输入与门的输出端相连，所述第三非门的输出端与所述第三D触发器的ck端相连，所述第三D触发器的Q端与所述供电判断两路输入与门的第一输入端相连，所述第三D触发器的sb端与所述en连接端相连；

所述第四非门的输入端与所述第四D触发器的Q端相连，所述第四非门的输出端分别与所述锁定判断非门的输入端、所述三路输入与门的第三输入端相连，所述第四D触发器的D端与所述锁定判断两路输入与门的输出端相连，所述第四D触发器的ck端与所述三路输入与门的输出端相连，所述第四D触发器的rb端与所述第四D触发器。

3.根据权利要求1所述的一种用在PLL中的频率检测与跟踪加速电路，其特征在于，所述第一D触发器单元包括两个D触发器DFFRB、一个第一两路输入与门；第一个所述D触发器DFFRB的D端与所述异或门的输出端相连、Q端与第二个所述D触发器DFFRB的D端相连、ck端与所述第一延迟链delay chain1的输出端相连、rb端与所述en连接端相连；第二个所述D触发器DFFRB的Q端与第一个所述D触发器DFFRB的Q端分别与所述第一两路输入与门的两个输入端相连，第二个所述D触发器DFFRB的ck端与所述第一延迟链delay chain1的输出端相连、rb端与所述en连接端相连，所述第一两路输入与门的输出端与所述比较模块的输入端相连；

所述第二D触发器单元包括两个D触发器DFFSB、两个第一两路输入或门、一个第五非门、第二两路输入或门；第一个所述D触发器DFFSB的D端与所述第二延迟链delay chain2的输出端相连、Q端与第二个所述D触发器DFFSB的D端相连，第二个所述D触发器DFFSB的Q端与第一个所述D触发器DFFSB的Q端分别与第一个所述第一两路输入或门的输入端相连，第一个所述D触发器DFFSB、第二个所述D触发器DFFSB的 sb端均与所述en连接端相连；第一个所述D触发器DFFSB、第二个所述D触发器DFFSB的ck端均与所述三路输入与门的输出端相连，并与所述第一非门的输入端相连，所述第一非门的输出端与所述比较模块的输入端相连；

第一个所述路输入或门的输出端与第二个所述第一两路输入或门的一个输入端相连，第二个所述第一两路输入或门的另一个输入端与所述第二两路输入或门的两个输入端、所述第一两路输入与门的输出端、所述比较模块的输入端相连、所述三路输入与门的输出端分别与所述第二两路输入或门的两个输入端相连，所述第二两路输入或门的输出端与所述第一延迟链delay chain1的输入端相连。

4.根据权利要求3所述的一种用在PLL中的频率检测与跟踪加速电路，其特征在于，所述比较模块包括第六非门、第七非门、第八非门、第九非门、第二两路输入与门、两路输入与非门、计数器count、第五D触发器、第六D触发器，所述第六非门的输入端与所述第一两路输入与门的输出端相连，所述第六非门的输出端与所述第五D触发器的D端相连，所述第五D触发器的ck端与所述第二两路输入与门的输出端相连、sb端与所述en连接端相连、Q端与所述供电判断两路输入与门的输入端相连；

所述第七非门的输入端与所述三路输入与门的输出端相连，所述第七非门的输出端分别与所述第二两路输入与门、所述两路输入与非门的输入端相连；所述第二两路输入与门的另一个输入端与所述第五D触发器的Q端相连，并与所述第八非门的输入端相连；所述两路输入与非门的另一个输入端与所述第六非门的输入端相连，所述两路输入与非门的输出单与所述计数器count的ck端相连，所述计数器count的out端与所述第六D触发器的ck端相连，所述计数器count的rb端与第二个所述第一两路输入或门的输出端相连；

所述第六D触发器的D端与所述第八非门的输出端相连、rb端与所述en连接端相连、Q端与所述第九非门的的输入端相连，所述第九非门的输出端分别与所述锁定判断非门的输入端、所述三路输入与门的第三输入端相连。