1.一种多路中频数字信号处理装置，其特征在于，包括：发送通道和接收通道；

所述发送通道，具有m个第一数据接口和m个第二数据接口，包括一组可软件编程的第一处理器，用于对通过所述m个第一数据接口获取的m路数据时分复用为1路数据，采用所述一组可软件编程的第一处理器对1路数据分段进行中频运算处理，并将运算处理完毕的1路数据进行时分解复用为m个第二数据接口的数据，实现数据的发送处理；

所述接收通道，具有k个第三数据接口和k个第四数据接口，包括一组可软件编程的第二处理器，用于对通过所述k个第三数据接口获取的k路数据时分复用为1路数据，采用所述一组可软件编程的第二处理器对1路数据分段进行中频运算处理，并将运算处理完毕的所述1路数据进行时分解复用为k个第四数据接口的数据，实现数据的接收处理；

所述一组可软件编程的第一处理器包括N路所述第一处理器，N的取值为大于1的正整数；所述发送通道还包括第一DDR控制器、与所述第一DDR控制器连接的第一缓存模块和第一加载模块、N+1路第一DDR存储器；

所述第一DDR控制器还连接N路第一处理器；其中，第n路第一处理器与第n路和第n+1路的第一DDR存储器对应，n的取值为1，2，…，N；

每路所述第一DDR存储器中均设置有m路DDR存储区，其中，第x路DDR存储区用于存储第x路数据对应的处理数据，x的取值为1，2，…，m；

所述第一DDR控制器用于将所述第一缓存模块中第x路缓存区的数据写入第1路所述第一DDR存储器中第x路DDR存储区；针对所述m路数据所需的多个处理环节，轮询选通各处理环节所需的所述第一处理器和所述第一DDR存储器的通道；选通第一个处理环节所需的第1路所述第一处理器和第1路所述第一DDR存储器的通道后，选通第1路所述第一处理器和第2路所述第一DDR存储器的通道，以便第1路所述第一处理器轮流读取并处理第1路所述第一DDR存储器中第1路，第2路，……，第m路存储区的数据，然后将处理的第x路存储区的数据写入第2路所述第一DDR存储器中第x路DDR存储区；从第二个处理环节开始，选通当前处理环节所需的第n路所述第一处理器和第n路所述第一DDR存储器的通道后，选通第n路所述第一处理器和第n+1路所述第一DDR存储器的通道，以便第n路所述第一处理器轮流读取并处理第n路所述第一DDR存储器中第1路，第2路，……，第m路存储区的数据，然后将处理的第x路存储区的数据写入第n+1路所述第一DDR存储器中第x路DDR存储区；

所述第一加载模块中设置有m路加载区，用于加载最后一个处理环节时写入的第N+1路第一DDR存储器中m路数据，其中，第x路加载区，用于加载第x路数据并发送；

所述一组可软件编程的第二处理器包括P路所述第二处理器，P的取值为大于1的正整数；所述接收通道还包括第二DDR控制器、与所述第二DDR控制器连接的第二缓存模块和第二加载模块、P+1路第二DDR存储器；

所述第二DDR控制器还连接有P路第二处理器；其中，第p路第二处理器与第p路和第p+1路的第二DDR存储器对应，p的取值为1，2，…，P；

每路所述第二DDR存储器中均设置有k路DDR存储区，其中，第y路DDR存储区用于存储第y路数据对应的处理数据，y的取值为1，2，…，k；

所述第二DDR控制器用于将所述第二缓存模块中第y路缓存区的数据写入第1路所述第二DDR存储器中第y路DDR存储区；针对所述k路数据所需的多个处理环节，轮询选通各处理环节所需的所述第二处理器和所述第二DDR存储器的通道；选通第一个处理环节所需的第1路所述第二处理器和第1路所述第二DDR存储器的通道后，选通第1路所述第二处理器和第2路所述第二DDR存储器的通道，以便第1路所述第二处理器轮流读取并处理第1路所述第二DDR存储器中第1路，第2路，……，第k路存储区的数据，然后将处理的第y路存储区的数据写入第2路所述第二DDR存储器中第y路DDR存储区；从第二个处理环节开始，选通当前处理环节所需的第p路所述第二处理器和第p路所述第二DDR存储器的通道后，选通第p路所述第二处理器和第p+1路所述第二DDR存储器的通道，以便第p路所述第二处理器轮流读取并处理第p路所述第二DDR存储器中第1路，第2路，……，第k路存储区的数据，然后将处理的第y路存储区的数据写入第p+1路所述第二DDR存储器中第y路DDR存储区；

所述第二加载模块中设置有k路加载区，用于加载最后二个处理环节时写入的第P+1路第二DDR存储器中k路数据，其中，第y路加载区，用于加载第y路数据并发送。

2.根据权利要求1所述的装置，其特征在于，所述第一DDR控制器，具体用于：

当第n路所述第一DDR存储器中第x路DDR存储区写数据完毕后，则输出读ready[x]＝1以标志第n路所述第一DDR存储器中第x路储存区读数据有效，以便第n路所述第一处理器检测到第n路所述第一DDR存储器的读ready[x]＝1时向所述第一DDR控制器发送读请求；

接收到第n路所述第一处理器的读请求时，选通第n路所述第一DDR存储器和第n路所述第一处理器的通道，以便第n路所述第一处理器读取并处理第n路所述第一DDR存储器的第x路DDR存储区的数据；

当第n路所述第一DDR存储器中第x路DDR存储区中数据被读取完成后，则输出写ready[x]＝1以标志第n路所述第一DDR存储器中第x路储存区写数据有效，以便所述第一缓存模块检测到第1路所述第一DDR存储器的写ready[x]＝1或者第n路所述第一处理器检测到第n+1路所述第一DDR存储器的写ready[x]＝1时向所述第一DDR控制器发送写请求；

接收到所述第一缓存模块的写请求时，根据第x路写请求将第x路缓存区的数据写入第

1路所述第一DDR存储器中第x路DDR存储区；

接收到第n路所述第一处理器的写请求时，选通第n+1路所述第一DDR存储器和第n路所述第一处理器的通道，以便第n路所述第一处理器将处理后的第x路数据写入第n+1路所述第一DDR存储器的第x路存储区；当第n+1路所述第一DDR存储器中第x路DDR存储区写数据完毕后，则向第n+1路所述第一处理器或向所述第一加载模块输出读ready[x]＝1以标志第n+

1路所述第一DDR存储器中第x路储存区读数据有效，以便第n+1路所述第一处理器检测到第n+1路所述第一DDR存储器的读ready[x]＝1时向所述第一DDR控制器发送读请求以及所述第一加载模块检测到第N+1路所述第一DDR存储器的读ready[x]＝1时向所述第一DDR控制器发送读请求；

接收到所述第一加载模块的读请求时，根据第x路读请求读取第N+1路所述第一DDR存储器中的第x路数据输出到第一加载模块。

3.根据权利要求1所述的装置，其特征在于，所述第一缓存模块包括设置有m路缓存队列FIFO的缓存器和所述缓存器对应的FIFO控制器，其中，一个FIFO占用一个缓存区，所述m路缓存队列FIFO中的第x路FIFO用于缓存所述m路数据中的第x路数据；

当所述缓存器中第x路FIFO的写地址和读地址差值大于第一预设值level1，则输出rd_valid[x]＝1以标志第x路FIFO读数据有效，level1大于等于1，小于FIFO的深度；

当所述缓存器对应的FIFO控制器检测到所述第一DDR控制器针对第1路所述第一DDR存储器输出的写ready[x]＝1以标志第1路所述第一DDR存储器中第x个储存区写数据有效，且所述第x路FIFO的rd_valid[x]＝1，则第x路FIFO的读模块FIFO RD输出rd＝1以标志对第x路FIFO的读请求有效，所述缓存器对应的FIFO控制器读取第x路FIFO的数据，再将m路缓存队列FIFO读取的低速数据时序复用为1路高速的数据时序，转换为写数据时序，并输出写请求到所述第一DDR控制器；

相应的，读缓存的数据写入DDR存储器时，所述第一DDR控制器具体用于若接收到所述缓存器对应的FIFO控制器的写请求时，第1路所述第一DDR存储器对应的写ready[x]＝1且所述缓存器中第x路FIFO的读rd_valid[x]＝1，则将所述缓存器中第x路FIFO的数据写入所述第一DDR存储器的第x路DDR存储区；若接收到所述缓存器对应的FIFO控制器的写请求，且接收到第1路所述第一处理器对第1路所述第一DDR存储器的读请求，且第1路所述第一DDR存储器任一路存储区对应的读ready＝1，则设置第1路所述第一DDR存储器所有路存储区的写ready＝0以标志写数据无效，来表示此时第1路所述第一DDR存储器不可写入数据，以通知所述缓存器对应的FIFO控制器暂停写入数据，并反压FIFO RD输出rd＝0以标志对当前第x路FIFO不可读取数据以暂停读取FIFO数据，待第1路所述第一处理器对第1路所述第一DDR存储器的读取操作完成后，再根据第1路所述第一DDR存储器各路存储区的写ready[x]状态，通知所述缓存器对应的FIFO控制器恢复继续写入数据。

4.根据权利要求1所述的装置，其特征在于，所述第一加载模块包括设置有m路加载队列FIFO的加载器和所述加载器对应的FIFO控制器，其中，一个FIFO占用一个加载区，所述m路加载队列FIFO中的第x路FIFO用于加载所述m路数据中的第x路数据；

当所述加载器中每路FIFO的写地址和读地址差值大于第一预设值full1，则每路输出rd_valid[x]＝1以标志每路FIFO读数据有效，当每路FIFO均输出读数据有效的时刻，所述加载器对应的FIFO控制器控制每路FIFO的读模块FIFO RD输出rd＝1以标志对第x路FIFO的读命令有效，以使每路FIFO同时对齐读取数据并发送；当所述加载器中每路FIFO的写地址和读地址差值小于第二预设值empty1，则每路输出wr_valid[x]＝1以标志每路FIFO写数据有效，full1大于或等于empty1，且full1小于FIFO的深度；

当所述加载器对应的FIFO控制器检测到所述第一DDR控制器针对第N+1路所述第一DDR存储器输出的读ready[x]＝1以标志第N+1路所述第一DDR存储器中第x个储存区读数据有效，且所述第x路FIFO的wr_valid[x]＝1，则第x路FIFO的写模块FIFO WR输出wr＝1以标志对第x路FIFO的写请求有效，所述加载器对应的FIFO控制器向所述第一DDR控制器输出读请求并读取N+1路所述第一DDR存储器第x路存储区的数据，再将来自所述第一DDR控制器的1路高速的读取数据时序进行解复用为m路低速数据时序，转换为写数据时序输出到每路FIFO，向每路FIFO写入读到的数据；

相应的，读取第一DDR存储器的数据写入到FIFO时，所述第一DDR控制器具体用于若接收到所述加载器对应的FIFO控制器针对第N+1路所述第一DDR存储器的读请求时，第N+1路所述第一DDR存储器对应的读ready[x]＝1且所述加载器第x路的FIFO写wr_valid[x]＝1时，则将第N+1路所述第一DDR存储器第x路存储区的数据读取输出到所述加载器对应的FIFO控制器；若接收到所述加载器对应的FIFO控制器针对第N+1路所述第一DDR存储器的读请求时，接收到第N路所述第一处理器对第N+1路所述第一DDR存储器的写请求，且第N+1路所述第一DDR存储器任一路存储区的写ready＝1，则设置第N+1路所述第一DDR存储器所有路存储区的读ready＝0以标志读数据无效，来表示此时第N+1路所述第一DDR存储器不可读数据，通知所述加载器对应的FIFO控制器暂停读取数据，并反压写模块FIFO WR输出wr＝0以标志此时第x路FIFO不可写入数据，暂停向第x路FIFO写入数据，待第N路所述第一处理器对第N+1路所述第一DDR存储器的写操作完成后，再根据第N+1路所述第一DDR存储器各路存储区的读ready[x]状态，通知所述加载器对应的FIFO控制器恢复继续读取数据。

5.根据权利要求1所述的装置，其特征在于，所述第二DDR控制器，具体用于：

当第p路所述第二DDR存储器中第y路DDR存储区写数据完毕后，则输出读ready[y]＝1以标志第p路所述第二DDR存储器中第y路储存区读数据有效，以便第p路所述第二处理器检测到第p路所述第二DDR存储器的读ready[y]＝1时向所述第二DDR控制器发送读请求；

接收到第p路所述第二处理器的读请求时，选通第p路所述第二DDR存储器和第p路所述第二处理器的通道，以便第p路所述第二处理器读取并处理第p路所述第二DDR存储器的第y路DDR存储区的数据；

当第p路所述第二DDR存储器中第y路DDR存储区中数据被读取完成后，则输出写ready[y]＝1以标志第p路所述第二DDR存储器中第y路储存区写数据有效，以便所述第二缓存模块检测到第1路所述第二DDR存储器的写ready[x]＝1或者第p路所述第二处理器检测到第p+1路所述第二DDR存储器的写ready[y]＝1时向所述第二DDR控制器发送写请求；

接收到所述第二缓存模块的写请求时，根据第y路写请求将第y路缓存区的数据写入第

1路所述第二DDR存储器中第y路DDR存储区；

接收到第p路所述第二处理器的写请求时，选通第p+1路所述第二DDR存储器和第p路所述第二处理器的通道，以便第p路所述第二处理器将处理后的第y路数据写入第p+1路所述第二DDR存储器的第y路存储区；

当第p+1路所述第二DDR存储器中第y路DDR存储区写数据完毕后，则向第p+1路所述第二处理器或向所述第二加载模块输出读ready[y]＝1以标志第p+1路所述第二DDR存储器中第y路储存区读数据有效，以便第p+1路所述第二处理器检测到第p+1路所述第二DDR存储器的读ready[y]＝1时向所述第二DDR控制器发送读请求以及所述第二加载模块检测到第P+1路所述第二DDR存储器的读ready[y]＝1时向所述第二DDR控制器发送读请求；

接收到所述第二加载模块的读请求时，根据第y路读请求读取第P+1路所述第二DDR存储器中的第y路数据输出到第二加载模块。

6.根据权利要求5所述的装置，其特征在于，所述第二缓存模块包括设置有k路缓存队列FIFO的缓存器和所述缓存器对应的FIFO控制器，其中，一个FIFO占用一个缓存区，所述k路缓存队列FIFO中的第y路FIFO用于缓存所述k路数据中的第y路数据；

当所述缓存器中第y路FIFO的写地址和读地址差值大于第二预设值level2，则输出rd_valid[y]＝1以标志第y路FIFO读数据有效，level2大于等于1，小于FIFO的深度；

当所述缓存器对应的FIFO控制器检测到所述第二DDR控制器针对第1路所述第二DDR存储器输出的写ready[y]＝1以标志第1路所述第二DDR存储器中第y个储存区写数据有效，且所述第y路FIFO的rd_valid[y]＝1，则第y路FIFO的读模块FIFO RD输出rd＝1以标志对第y路FIFO的读请求有效，所述缓存器对应的FIFO控制器读取第y路FIFO的数据，再将从k路缓存队列FIFO读取的低速数据时序复用为1路高速的数据时序，转换为写数据时序，并输出写请求到所述第二DDR控制器；

相应的，读缓存的数据写入DDR存储器时，所述第二DDR控制器具体用于若接收到所述缓存器对应的FIFO控制器的写请求时，第1路所述第二DDR存储器对应的写ready[y]＝1且所述缓存器中第y路FIFO的读rd_valid[y]＝1，则将所述缓存器中第y路FIFO的数据写入所述第二DDR存储器的第y路DDR存储区；若接收到所述缓存器对应的FIFO控制器的写请求，且接收到第1路所述第二处理器对第1路所述第二DDR存储器的读请求，且第1路所述第二DDR存储器任一路存储区对应的读ready＝1，则设置第1路所述第二DDR存储器所有路存储区的写ready＝0以标志写数据无效，来表示此时第1路所述第二DDR存储器不可写入数据，以通知所述缓存器对应的FIFO控制器暂停写入数据，并反压FIFO RD输出rd＝0以标志对当前第y路FIFO不可读取数据以暂停读取FIFO数据，待第1路所述第二处理器对第1路所述第二DDR存储器的读取操作完成后，再根据第1路所述第二DDR存储器各路存储区的写ready[y]状态，通知所述缓存器对应的FIFO控制器恢复继续写入数据。

7.根据权利要求5所述的装置，其特征在于，所述第二加载模块包括设置有k路加载队列FIFO的加载器和所述加载器对应的FIFO控制器，其中，一个FIFO占用一个加载区，所述k路加载队列FIFO中的第y路FIFO用于加载所述k路数据中的第y路数据；

当所述加载器中每路FIFO的写地址和读地址差值大于第三预设值full2，则每路输出rd_valid[y]＝1以标志每路FIFO读数据有效，当每路FIFO均输出读数据有效的时刻，所述加载器对应的FIFO控制器控制每路FIFO的读模块FIFO RD输出rd＝1以标志对第y路FIFO的读命令有效，以使每路FIFO同时对齐读取数据并发送；当所述加载器中每路FIFO的写地址和读地址差值小于第四预设值empty2，则每路输出wr_valid[y]＝1以标志每路FIFO写数据有效，full2大于或等于empty2，且full2小于FIFO的深度；

当所述加载器对应的FIFO控制器检测到所述第二DDR控制器针对第P+1路所述第二DDR存储器输出的读ready[y]＝1以标志第P+1路所述第二DDR存储器中第y个储存区读数据有效，且所述第y路FIFO的wr_valid[y]＝1，则第y路FIFO的写模块FIFO WR输出wr＝1以标志对第y路FIFO的写请求有效，所述加载器对应的FIFO控制器向所述第二DDR控制器输出读请求并读取P+1路所述第二DDR存储器第y路存储区的数据，再将来自所述第二DDR控制器的1路高速的读取数据时序进行解复用为k路低速数据时序，转换为写数据时序输出到每路FIFO，向每路FIFO写入读到的数据；

相应的，读取第二DDR存储器的数据写入到FIFO时，所述第二DDR控制器具体用于若接收到所述加载器对应的FIFO控制器针对第P+1路所述第二DDR存储器的读请求时，第P+1路所述第二DDR存储器对应的读ready[y]＝1且第二加载器第y路的FIFO写wr_valid[y]＝1时，则将第P+1路所述第二DDR存储器第y路存储区的数据读取输出到所述加载器对应的FIFO控制器；若接收到所述加载器对应的FIFO控制器针对第P+1路所述第二DDR存储器的读请求时，接收到第p路所述第二处理器对第P+1路所述第二DDR存储器的写请求，且第P+1路所述第二DDR存储器任一路存储区的写ready＝1，则设置第P+1路所述第二DDR存储器所有存储区的读ready＝0以标志读数据无效，来表示此时第P+1路所述第二DDR存储器不可读数据，通知所述FIFO控制器暂停读取数据，并反压写模块FIFO WR输出wr＝0以标志此时第y路FIFO不可写入数据，暂停向第y路FIFO写入数据，待第P路所述第二处理器对第P+1路所述第二DDR存储器的写操作完成后，再根据第P+1路所述第二DDR存储器各路存储区的读ready[y]状态，通知所述FIFO控制器恢复继续读取数据。

8.一种多路中频数字信号处理方法，其特征在于，应用于如权利要求1～7任一项所述的多路中频数字信号处理装置，所述方法包括：

发送通道对通过m个第一数据接口获取的m路数据时分复用为1路数据，采用一组可软件编程的第一处理器对1路数据分段进行中频运算处理，并将运算处理完毕的1路数据进行时分解复用为m个第二数据接口的数据，实现数据的发送处理；

接收通道对通过k个第三数据接口获取的k路数据时分复用为1路数据，采用一组可软件编程的第二处理器对1路数据分段进行中频运算处理，并将运算处理完毕的1路数据进行时分解复用为k个第四数据接口的数据，实现数据的接收处理。