1.一种上电复位电路，包括主体功能电路(101)和辅助功能电路(102)；所述主体功能电路(101)包括预降压电路(1021)、带隙基准源(1022)、低压差线性稳压器(1023)、参考电压电路(1024)和基准电流电路(1025)；其特征在于，所述主体功能电路(101)包括第一比较器(1011)、第二比较器(1012)、SR锁存器、防抖动电路(1017)、第一反相器(10112)和延时电路(1018)；

所述第一比较器(1011)的反相输入端采集电源电压，正相输入端接入第一参考电压VREF_H，输出端与所述SR锁存器的一个输入端相连；所述第二比较器(1012)的反相输入端采集电源电源，正相输入端接入第二参考电压VREF_L，输出端与所述SR锁存器的另一个输入端相连，所述第二参考电压VREF_L小于所述第一参考电压VREF_H；所述防抖动电路(1017)的信号输入端与所述SR锁存器的输出端相连，信号输出端与所述第一反相器(10112)的输入端相连；所述第一反相器(10112)的输出信号经过延时电路(1018)后输入与门(10110)的第一输入端，所述与门的第二输入端接入手动复位信号，输出端输出复位信号；

所述主体功能电路(101)还包括振荡器(1015)和分频器(1016)；所述振荡器(1015)接收预降压电路(1021)对电源电压降压后的电压信号，产生时钟信号并发送给分频器(1016)；所述分频器(1016)对接收的时钟信号分频后输出第一频率信号给防抖动电路(1017)，输出第二频率信号给延时电路(1018)；所述第一频率信号频率高于第二频率信号，并低于振荡器频率。

2.根据权利要求1所述的上电复位电路，其特征在于，还包括低到高电平转换电路(10111)，输入与门(10110)的输出信号后，输出复位信号。

3.根据权利要求1或2所述的上电复位电路，其特征在于，所述带隙基准源(1022)还包括启动及检测电路(204)，输出带隙基准逻辑信号BG_OK，指示带隙基准源(1022)是否正常工作，输出端连接到所述与门的第三输入端。

4.根据权利要求1或2所述的上电复位电路，其特征在于，所述低压差线性稳压器(1023)还包括输出检测电路(303)，输出稳压器逻辑信号LDO_OK，指示低压差线性稳压器(1023)是否正常工作，连接到所述与门的第四输入端。

5.根据权利要求3所述的上电复位电路，其特征在于，所述启动及检测电路(204)包括第一PMOS管M1、第二PMOS管M2、第三NMOS管M3、第四NMOS管M4、第一施密特触发器SMT1和第二反相器INV2；

所述第一PMOS管M1的源极连接至电源，栅极与漏极短接并连接至第二PMOS管M2的源极；所述第二PMOS管M2的栅极与漏极短接并连接至第三NMOS管M3的漏极和第四NMOS管M4的栅极；所述第三NMOS管M3的栅极连接至带隙基准源(1022)的基准电压输出端，源极接地；所述第四NMOS管的源极接地，漏极连接至带隙基准源(1022)的共源共栅电流镜及其偏置电路(201)的输入端；所述第一施密特触发器SMT1的输入端连接至漏极连接至带隙基准源(1022)的共源共栅电流镜及其偏置电路(201)的输入端，输出端连接至第二反相器INV2的输入端；所述第二反相器INV2的输出端输出带隙基准逻辑信号BG_OK。

6.根据权利要求4所述的上电复位电路，其特征在于，所述输出检测电路(303)包括第十PMOS管M10、第十一PMOS管M11、第九PMOS管M9、第五电阻R5、第六电阻R6、第一非极性电容C1以及依次串联的第二施密特触发器SMT2、第三反相器INV3、第七电阻R7、第四反相器INV4和第五反相器INV5；

所述第十PMOS管M10的源极接低压差线性稳压器(1023)的电压输出端LDO_OUT，栅极与漏极短接且分别与第九PMOS管的M9和第十一PMOS管的M11的栅极相连；所述第九PMOS管的M9的栅极与漏极短接且通过第五电阻R5接地；所述第十一PMOS管的M11的源极接低压差线性稳压器(1023)的电压输出端LDO_OUT，漏极一方面通过第六电阻R6接地，另一方面接第二施密特触发器SMT2的输入端；所述第五反相器INV5输出稳压器逻辑信号LDO_OK。

7.根据权利要求1或2所述的上电复位电路，其特征在于，所述防抖动电路()1017包括第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第五D触发器DFF5和第六反相器INV6；

所述第一D触发器DFF1的D信号输入端与反相信号输出端短接，时钟信号输入端连接至防抖动电路(1017)的时钟信号输入端，复位信号输入端连接至防抖动电路(1017)的信号输入端，正相信号输出端连接至第二D触发器DFF2的时钟信号输入端；所述第二D触发器DFF2的D信号输入端与反相信号输出端短接，复位信号输入端连接至防抖动电路(1017)的信号输入端，正相信号输出端分别连接至第三D触发器DFF3的时钟信号输入端和第四D触发器DFF4的时钟信号输入端；所述第三D触发器DFF3的D信号输入端连接至电源，复位信号输入端连接至防抖动电路(1017)的信号输入端，正相信号输出端连接至第四D触发器DFF4的D信号输入端，反相信号输出端浮空；所述第四D触发器DFF4的复位信号输入端连接至防抖动电路(1017)的信号输入端，正相信号输出端连接至第五D触发器DFF5的复位信号输入端，反相信号输出端浮空；所述第五触发器DFF5的D信号输入端连接至防抖动电路(1017)的信号输入端，复位信号输入端连接至防抖动电路(1017)的时钟信号输入端，正相信号输出端连接至第六反相器的输入端，反相信号输出端浮空；所述第六反相器的输出端连接至防抖动电路(1017)的输出端。

8.根据权利要求1或2所述的上电复位电路，其特征在于，所述延时电路(1018)，包括依次相连的第一延时单元(501)、第二延时单元(502)、第三延时单元(503)、第四延时单元(504)、第五延时单元(505)、第六延时单元(506)、第七延时单元(507)、第八延时单元(508)和第九延时单元(509)；

每个延时单元均包括第一与门AND1、第六D触发器DFF6、第九反相器INV9、第一与非门NAND1和第一传输门TG1；所述第六D触发器的时钟信号输入端连接至延时电路(1018)的时钟信号输入端，复位信号输入端连接至延时电路(1018)的控制信号输入端，正相信号输出端连接至第一与非门NAND1的第一输入端，反相信号输入端浮空；所述第一与门AND1均包括三个输入端，输出端分别与第一与非门NAND1的第二输入端、第九反相器的输入端和第一传输门TG1的N控制端；所述第一传输门TG1的P控制端连接至第九反相器INV9的输出端，输入端连接至第一与非门NAND1的输出端，输出端连接至延时电路(1018)的输出端；

其中，第一延时单元(501)的第六D触发器的D信号输入端连接至高电位，从第二延时单元(502)开始，每个第六D触发器的D信号输入端连接到各自上一级延时单元的第六D触发器的的正相输出端；每个第一与门三个输入端分别与3个延时时长选择信号一一对应，选择输入后分别是否经过反相器后再输入到第一与门，从第一延时单元(501)到第九延时单元(509)，每个延时单元里面的返乡去组合一一对应为000、001、010、010、011、100、101、110和

111，其中1代表没有反相器，0代表有反相器。