1.一种基于TDPL逻辑的译码器，其特征在于包括两个译码单元、十六个工作逻辑分别为三相双轨预充逻辑的第一与非门、第一缓冲器、第二缓冲器和第三缓冲器；每个所述的译码单元分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、第一输出端、第一反相输出端、第二输出端、第二反相输出端、第三输出端、第三反相输出端、第四输出端、第四反相输出端、预充控制端、放电控制端和求值控制端；每个所述的第一与非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端、反相输出端、预充控制端、放电控制端和求值控制端；将两个所述的译码单元分别称为第一译码单元和第二译码单元，所述的第一译码单元的预充控制端、所述的第二译码单元的预充控制端和所述的第一缓冲器的输入端连接且其连接端为所述的译码器的预充控制端，用于接入预充控制信号，所述的第一译码单元的放电控制端、所述的第二译码单元的放电控制端和所述的第二缓冲器的输入端连接且其连接端为所述的译码器的放电控制端，用于接入放电控制信号，所述的第一译码单元的求值控制端、所述的第二译码单元的求值控制端和所述的第三缓冲器的输入端连接且其连接端为所述的译码器的求值控制端，用于接入求值控制信号，所述的第一缓冲器的输出端和十六个所述的第一与非门的预充控制端连接，所述的第二缓冲器的输出端和十六个所述的第一与非门的放电控制端连接，所述的第三缓冲器的输出端和十六个所述的第一与非门的求值控制端连接，第1个所述的第一与非门的第一输入端、第

5个所述的第一与非门的第一输入端、第9个所述的第一与非门的第一输入端、第13个所述的第一与非门的第一输入端和所述的第一译码单元的第一输出端连接，第1个所述的第一与非门的第一反相输入端、第5个所述的第一与非门的第一反相输入端、第9个所述的第一与非门的第一反相输入端、第13个所述的第一与非门的第一反相输入端和所述的第一译码单元的第一反相输出端连接，第2个所述的第一与非门的第一输入端、第6个所述的第一与非门的第一输入端、第10个所述的第一与非门的第一输入端、第14个所述的第一与非门的第一输入端和所述的第一译码单元的第二输出端连接，第2个所述的第一与非门的第一反相输入端、第6个所述的第一与非门的第一反相输入端、第10个所述的第一与非门的第一反相输入端、第14个所述的第一与非门的第一反相输入端和所述的第一译码单元的第二反相输出端连接，第3个所述的第一与非门的第一输入端、第7个所述的第一与非门的第一输入端、第11个所述的第一与非门的第一输入端、第15个所述的第一与非门的第一输入端和所述的第一译码单元的第三输出端连接，第3个所述的第一与非门的第一反相输入端、第7个所述的第一与非门的第一反相输入端、第11个所述的第一与非门的第一反相输入端、第15个所述的第一与非门的第一反相输入端和所述的第一译码单元的第三反相输出端连接，第

4个所述的第一与非门的第一输入端、第8个所述的第一与非门的第一输入端、第12个所述的第一与非门的第一输入端、第16个所述的第一与非门的第一输入端和所述的第一译码单元的第四输出端连接，第4个所述的第一与非门的第一反相输入端、第8个所述的第一与非门的第一反相输入端、第12个所述的第一与非门的第一反相输入端、第16个所述的第一与非门的第一反相输入端和所述的第一译码单元的第四反相输出端连接，第1个所述的第一与非门的第二输入端、第2个所述的第一与非门的第二输入端、第3个所述的第一与非门的第二输入端、第4个所述的第一与非门的第二输入端和所述的第二译码单元的第一输出端连接，第1个所述的第一与非门的第二反相输入端、第2个所述的第一与非门的第二反相输入端、第3个所述的第一与非门的第二反相输入端、第4个所述的第一与非门的第二反相输入端和所述的第二译码单元的第一反相输出端连接，第5个所述的第一与非门的第二输入端、第6个所述的第一与非门的第二输入端、第7个所述的第一与非门的第二输入端、第8个所述的第一与非门的第二输入端和所述的第二译码单元的第二输出端连接，第5个所述的第一与非门的第二反相输入端、第6个所述的第一与非门的第二反相输入端、第7个所述的第一与非门的第二反相输入端、第8个所述的第一与非门的第二反相输入端和所述的第二译码单元的第二反相输出端连接，第9个所述的第一与非门的第二输入端、第10个所述的第一与非门的第二输入端、第11个所述的第一与非门的第二输入端、第12个所述的第一与非门的第二输入端和所述的第二译码单元的第三输出端连接，第9个所述的第一与非门的第二反相输入端、第10个所述的第一与非门的第二反相输入端、第11个所述的第一与非门的第二反相输入端、第12个所述的第一与非门的第二反相输入端和所述的第二译码单元的第三反相输出端连接，第13个所述的第一与非门的第二输入端、第14个所述的第一与非门的第二输入端、第15个所述的第一与非门的第二输入端、第16个所述的第一与非门的第二输入端和所述的第二译码单元的第四输出端连接，第13个所述的第一与非门的第二反相输入端、第14个所述的第一与非门的第二反相输入端、第15个所述的第一与非门的第二反相输入端、第16个所述的第一与非门的第二反相输入端和所述的第二译码单元的第四反相输出端连接，所述的第一译码单元的第一输入端为所述的译码器的第一输入端，所述的第一译码单元的第一反相输入端为所述的译码器的第一反相输入端，所述的第一译码单元的第二输入端为所述的译码器的第二输入端，所述的第一译码单元的第二反相输入端为所述的译码器的第二反相输入端，所述的第二译码单元的第一输入端为所述的译码器的第三输入端，所述的第二译码单元的第一反相输入端为所述的译码器的第三反相输入端，所述的第二译码单元的第二输入端为所述的译码器的第四输入端，所述的第二译码单元的第二反相输入端为所述的译码器的第四反相输入端，第j个所述的第一与非门的输出端为所述的译码器的第j个输出端，第j个所述的第一与非门的反相输出端为所述的译码器的第j个反相输出端，j＝1,2，…，16。

2.根据权利要求1所述的一种基于TDPL逻辑的译码器，其特征在于每个所述的译码单元分别包括四个工作逻辑分别为三相双轨预充逻辑的第二与非门，每个所述的第二与非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端、反相输出端、预充控制端、放电控制端和求值控制端；第1个所述的第二与非门的第一输入端、第2个所述的第二与非门的第一输入端、第3个所述的第二与非门的第一反相输入端和第4个所述的第二与非门的第一反相输入端连接且其连接端为所述的译码单元的第一反相输入端，第

1个所述的第二与非门的第一反相输入端、第2个所述的第二与非门的第一反相输入端、第3个所述的第二与非门的第一输入端和第4个所述的第二与非门的第一输入端连接且其连接端为所述的译码单元的第一输入端，第1个所述的第二与非门的第二输入端、第2个所述的第二与非门的第二反相输入端、第3个所述的第二与非门的第二输入端和第4个所述的第二与非门的第二反相输入端连接且其连接端为所述的译码单元的第二反相输入端，第1个所述的第二与非门的第二反相输入端、第2个所述的第二与非门的第二输入端、第3个所述的第二与非门的第二反相输入端和第4个所述的第二与非门的第二输入端连接且其连接端为所述的译码单元的第二输入端，第1个所述的第二与非门的预充控制端、第2个所述的第二与非门的预充控制端、第3个所述的第二与非门的预充控制端和第4个所述的第二与非门的预充控制端连接且其连接端为所述的译码单元的预充控制端，第1个所述的第二与非门的放电控制端、第2个所述的第二与非门的放电控制端、第3个所述的第二与非门的放电控制端和第4个所述的第二与非门的放电控制端连接且其连接端为所述的译码单元的放电控制端，第1个所述的第二与非门的求值控制端、第2个所述的第二与非门的求值控制端、第3个所述的第二与非门的求值控制端和第4个所述的第二与非门的求值控制端连接且其连接端为所述的译码单元的求值控制端，第1个所述的第二与非门的输出端为所述的译码单元的第一输出端，第1个所述的第二与非门的反相输出端为所述的译码单元的第一反相输出端，第2个所述的第二与非门的输出端为所述的译码单元的第二输出端，第2个所述的第二与非门的反相输出端为所述的译码单元的第二反相输出端，第3个所述的第二与非门的输出端为所述的译码单元的第三输出端，第3个所述的第二与非门的反相输出端为所述的译码单元的第三反相输出端，第4个所述的第二与非门的输出端为所述的译码单元的第四输出端，第4个所述的第二与非门的反相输出端为所述的译码单元的第四反相输出端。

3.根据权利要求2所述的一种基于TDPL逻辑的译码器，其特征在于每个所述的第一与非门分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和第二十一NMOS管；所述的第一PMOS管的源极接入电源，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的第一与非门的放电控制端；所述的第一PMOS管的漏极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极连接，所述的第二PMOS管的栅极和所述的第五PMOS管的栅极连接且其连接端为所述的第一与非门的预充控制端，所述的第二PMOS管的漏极、所述的第三PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二NMOS管的漏极、所述的第四PMOS管的栅极和所述的第三NMOS管的栅极连接且其连接端为所述的第一与非门的输出端，所述的第三PMOS管的栅极、所述的第二NMOS管的栅极、所述的第四PMOS管的漏极、所述的第三NMOS管的漏极、所述的第五PMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的第一与非门的反相输出端；所述的第一NMOS管的源极接地，所述的第二NMOS管的源极、所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第七NMOS管的漏极和所述的第八NMOS管的漏极连接，所述的第三NMOS管的源极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极和所述的第十二NMOS管的漏极连接，所述的第四NMOS管的源极接地，所述的第五NMOS管的栅极、所述的第七NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的第一与非门的第一输入端，所述的第五NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第六NMOS管的栅极、所述的第八NMOS管的栅极、所述的第九NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的第一与非门的第一反相输入端，所述的第六NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第九NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十二NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第十三NMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十九NMOS管的栅极和所述的第二十NMOS管的栅极连接且其连接端为所述的第一与非门的第二输入端，所述的第十三NMOS管的源极、所述的第十四NMOS管的源极、所述的第十五NMOS管的源极、所述的第十六NMOS管的源极、所述的第十七NMOS管的源极、所述的第十八NMOS管的源极、所述的第十九NMOS管的源极、所述的第二十NMOS管的源极和所述的第二十一NMOS管的漏极连接，所述的第十五NMOS管的栅极、所述的第十六NMOS管的栅极、所述的第十七NMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的第一与非门的第二反相输入端，所述的第二十一NMOS管的栅极为所述的第一与非门的求值控制端，所述的第二十一NMOS管的源极接地，所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管和所述的第五PMOS管均为普通阈值电压PMOS管，所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管、所述的第四NMOS管和所述的第二十一NMOS管均为普通阈值电压NMOS管，所述的第五NMOS管、所述的第九NMOS管、所述的第十NMOS管、所述的第十一NMOS管、所述的第十三NMOS管、所述的第十七NMOS管、所述的第十八NMOS管、和所述的第十九NMOS管均为低阈值电压NMOS管，所述的第六NMOS管、所述的第七NMOS管、所述的第八NMOS管、所述的第十二NMOS管、所述的第十四NMOS管、所述的第十五NMOS管、所述的第十六NMOS管所述的第二十NMOS管均为高阈值电压NMOS管，四个所述的第二与非门的电路结构域所述的第一与非门的电路结构相同。

4.根据权利要求3所述的一种基于TDPL逻辑的译码器，其特征在于所述的普通阈值电压PMOS管的阈值电压为‑0.404V，所述的普通阈值电压NMOS管的阈值电压为0.397V，所述的低阈值电压NMOS管的阈值电压为0.243V，所述的高阈值电压NMOS管的阈值电压为0.489V。

5.根据权利要求1所述的一种基于TDPL逻辑的译码器，其特征在于所述的第一缓冲器包括第一反相器和第二反相器，所述的第一反相器的输入端为所述的第一缓冲器的输入端，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的第一缓冲器的输出端，所述的第二缓冲器和所述的第三缓冲器的电路结构与所述的第一缓冲器相同。