1.一种数据截止位提取电路，其特征在于，所述数据截止位提取电路中包括：第一边沿触发器、第二边沿触发器以及一反相器，其中，所述第一边沿触发器的数据输出端与所述第二边沿触发器的数据输入端连接，所述反相器的数据输出端与所述第二边沿触发器的时钟端连接；时钟信号分别接入所述第一边沿触发器和所述第二边沿触发器的复位端，数据信号分别接入所述第一边沿触发器的时钟端和所述反相器的数据输入端；

在一个数据周期内，所述数据信号中包括一数据截止位，且所述数据信号的位数大于所述时钟信号中时钟周期的数量；所述数据截止位位于所述时钟信号结束后所述数据信号中对应的数据位；

在一个数据周期内，当所述时钟信号结束后，所述第一边沿触发器和所述第二边沿触发器提取所述数据截止位并将其作为时钟输入，在所述截止数据位结束后保持所述第二边沿触发器高电平输出。

2.如权利要求1所述的数据截止位提取电路，其特征在于，在一个数据周期内，所述数据信号中包括数据信号位和数据截止位；所述数据信号位与所述时钟信号中的时钟周期一一对应，所述数据截止位位于所述数据信号位之后。

3.如权利要求2所述的数据截止位提取电路，其特征在于，所述第一边沿触发器和所述第二边沿触发器中分别包括两个数据输入端；其中，所述第一边沿触发器的数据输出端与第二边沿触发器的一个数据输入端连接；所述第一边沿触发器的两个数据输入端及所述第二边沿触发器的另一个数据输入端均接入高电平。

4.如权利要求1-3任意一项所述的数据截止位提取电路，其特征在于，所述第一边沿触发器和所述第二边沿触发器为上升沿触发器。

5.如权利要求4所述的数据截止位提取电路，其特征在于，

所述第一边沿触发器中包括第一与门和第一D触发器，所述第一与门的数据输出端与所述第一D触发器的数据输入端连接；

所述第二边沿触发器中包括第二与门和第二D触发器，所述第二与门的数据输出端与所述第二D触发器的数据输入端连接；

所述反相器为非门，所述非门的数据输入端接入所述数据信号，所述非门的数据输出端与所述第二边沿触发器的时钟端连接。

6.一种串并转换电路，其特征在于，所述串并转换电路中包括如权利要求2-4任意一项所述的数据截止位提取电路，所述串并转换电路中还包括第一移位寄存器和第二移位寄存器，其中，所述第一移位寄存器的时钟端接入所述时钟信号、数据输入端接入所述数据信号；所述第一移位寄存器的数据输出端与所述第二移位寄存器的数据输入端连接；

所述第二移位寄存器的时钟端与所述第二边沿触发器的数据输出端连接。

7.如权利要求6所述的串并转换电路，其特征在于：所述第一移位寄存器和所述第二移位寄存器中分别包括两个数据输入端，其中，在所述第一移位寄存器中，一个数据输入端接入所述数据信号，另一个数据接入端接入高电平；

在所述第二移位寄存器中，一个数据输入端与所述第一移位寄存器的数据输出端连接，另一个数据接入端接入高电平。

8.如权利要求7所述的串并转换电路，其特征在于：

在所述第一移位寄存器和所述第二移位寄存器中分别包括与所述数据信号中数据信号位的数量匹配的边沿触发器。

9.如权利要求8所述的串并转换电路，其特征在于：在所述第一移位寄存器和所述第二移位寄存器中，每个所述边沿触发器均为上升沿触发器，且每个边沿触发器分别由一个与门和一个D触发器串联而成。

10.一种串行点灯电路，其特征在于，所述串行点灯电路中包括如权利要求6-9任意一项所述的串并转换电路，还包括与第二移位寄存器输出端数量匹配的发光二极管，通过所述第二移位寄存器的输出信号点亮所述发光二极管。