1.CMOS迟滞过温保护电路，其特征在于：包括由PNP晶体管Q0、电阻R2、电阻R3、电阻R4和PMOS开关管M11组成的核心过温控制电路1，PMOS开关管M11栅电压为保护电路输出电压Vout，所述PMOS开关管M11与电阻R4并联，并联的一端接电源电压，并联的另一端与所述电阻R3一端相连，所述电阻R3的另一端与PNP晶体管的基极相连，所述PNP晶体管Q0的发射极与电源电压相连，所述PNP晶体管Q0的集电极与所述电阻R2的一端相连，所述电阻R2的另一端与地电压相连。

2.如权利要求1所述的CMOS迟滞过温保护电路，其特征在于：所述迟滞过温保护电路还包括共源共栅恒流产生支路2，由电阻R1，NMOS晶体管M1，NMOS晶体管M2，NMOS晶体管M3，NMOS晶体管M4，NMOS晶体管M5和NMOS晶体管M6组成。所述电阻R1的一端与电源相连，所述电阻R1的另一端与NMOS晶体管M1的漏端相连，所述NMOS晶体管M1的漏端、栅端并联，并与所述NMOS晶体管M2和所述NMOS晶体管M5的栅端相连，所述NMOS晶体管M1的源端与所述NMOS晶体管M3的漏端相连，所述NMOS晶体管M3的漏端、栅端并联，并与所述NMOS晶体管M4和所述NMOS晶体管M6的栅端相连，所述NMOS晶体管M2的漏端与电源相连，所述NMOS晶体管M2的源端与所述NMOS晶体管M4的漏端相连，所述NMOS晶体管M5的源端与所述NMOS晶体管M6的漏端相连，所述NMOS晶体管M3、M4、M6的源端分别接地，所述NMOS晶体管M5的漏端作为支路2的输出端与所述PNP晶体管Q0的基极相连。

3.如权利要求2所述的CMOS迟滞过温保护电路，其特征在于：所述迟滞过温保护电路还包括一个输出信号电平控制支路3，由PMOS晶体管M7，PMOS晶体管M9，NMOS晶体管M8和NMOS晶体管M10组成，所述PMOS晶体管M7、NMOS晶体管M8的栅端相连，并与PNP晶体管的集电极相连，所述PMOS晶体管M7的漏端与所述PMOS开关管M11的漏端相连，所述PMOS晶体管M7的漏端与所述NMOS晶体管M8的漏端相连，并与所述PMOS晶体管M9和所述NMOS晶体管M10的栅端并连，所述NMOS晶体管M8的源端接地，所述PMOS晶体管M9的源端与电源相连，所述PMOS晶体管M9的漏端与所述NMOS晶体管M10的漏端相连，并与所述PMOS开关管M11的栅端相连，形成Vout输出端，所述NMOS晶体管的源端接地。